中國報告大廳網訊，隨著半導體技術的不斷進步，晶片設計正迎來一個全新的時代。Chiplet技術作為未來算力系統的核心，其重要性不言而喻。上個月底，我參加了多場與3DIC和先進封裝相關的會議，國內設計界對EDA工具的呼聲此起彼伏。本文將分享從設計視角出發，對於Chiplet工具的真實需求，並探討其在晶片設計中的應用與挑戰。

  一、架構設計：從2D到3D的轉變

  中國報告大廳發布的《2025-2030年中國晶片行業市場供需及重點企業投資評估研究分析報告》指出，在3DIC中，架構設計是對SoC直接重構的方法。傳統2D SoC設計以處理器為核心單元，擺放各種IP，隨後進行電源規劃、總線、SerDes、PLL、時鐘等設計。然而，到了3DIC，設計從x、y平面擴展到x、y、z三維空間，垂直方向有了上下Die的堆疊。這種轉變要求工具具備強大的擺放、可視化與位置跟蹤功能，以應對多Die在floorplan階段的位置擺放、對齊、缺陷檢測等需求。

  二、物理實現：多Die聯動的挑戰

  物理實現是晶片從RTL綜合到GPS out的核心過程。在3DIC中，上下Die的聯動與交互成為新的挑戰。單獨調一個Die可能導致指標拉扯，因此需要APR工具在上下Die之間進行協同設計，確保PPA（Performance、power和area）的最優化。此外，基於電源網絡或熱感知的詳細布線需求也日益增加，APR工具的需求量將持續增長。

  三、仿真：多物理場協同仿真

  仿真在3DIC設計中占據重要地位，尤其是多物理場協同仿真。對於上萬或數十萬互連凸點的高速高性能多Die系統，仿真算量巨大。快速建模與高效仿真的系統級功能模型工具或平台成為迫切需求。通過構建系統級的數字孿生模型，涵蓋晶片的電學特性、熱學特性等，可以精準評估系統的真實性能，定位關鍵路徑，並計算功耗指標。

  四、PV驗證/簽核：跨Die的複雜性

  PV驗證和簽核在3DIC設計中面臨跨Die的複雜性。跨Die的RC提取和STA分析需要高效的工具支持，以確保設計的完備性、準確性和效率。不同工藝的Die間variation、電壓和溫度檔位的STA分析，以及DRC和LVS的驗證，都需要在3D場景中進行全面覆蓋。

  五、供電/功耗：多物理場協同優化

  Chiplet架構下的系統功耗已呈現量級躍升，傳統單Die晶片的峰值功耗通常為200300W，而多Die集成的Chiplet系統往往突破千瓦級。功耗激增衍生出多重耦合問題，包括熱管理複雜性、熱應力效應和電氣熱機械耦合。這些問題要求在設計階段採用多物理場協同仿真，通過精確建模供電網絡拓撲、熱傳導路徑及應力分布，實現電源完整性與熱可靠性的同步優化。

  六、標準和底座：生態構建的關鍵

  標準和底座在3DIC設計中至關重要。多Netlist/多工藝建模、底座建模的複雜度更高，架構設計難度更大，製程後續平滑演進也需要一定的兼容性。不同工藝tech file和lib需要多netlist共享，3D模型的存儲方面需要引入TSV/HB建模，引入3D連接關係，全局坐標系等。規模顯著增加會帶來對於存儲需要，減少冗餘信息，做好聚類和信息復用的需求。

  總結

  Chiplet技術作為未來算力系統的核心，其設計工具的需求與挑戰日益凸顯。從架構設計到物理實現，從多物理場協同仿真到PV驗證/簽核，再到供電/功耗的優化，每一步都需要高效、精準的工具支持。標準和底座的構建，以及生態的完善，將是推動Chiplet技術普惠應用的關鍵。隨著半導體技術的不斷進步，Chiplet工具將在晶片設計中發揮越來越重要的作用，引領晶片設計進入一個全新的時代。